発表文献・特許・受賞等

目次

論文誌
国際会議
国内会議
特許
受賞
その他

論文誌

  1. Exact Minimum Factoring of Incompletely Specified Logic Functions via Quantified Boolean Satisfiability.
    Hiroaki Yoshida and Masahiro Fujita, IPSJ Transactions on System LSI Design Methodology, vol. 4, pp. 70-79, Feb. 2011.
  2. Performance-Constrained Transistor Sizing for Different Cell Count Minimization.
    Hiroaki Yoshida and Masahiro Fujita, IPSJ Journal of Information Processing, vol. 18, pp. 252-262, Dec. 2010.
  3. Interconnect-Aware Pipeline Synthesis for Array-Based Architectures.
    Shanghua Gao, Hiroaki Yoshida, Kenshu Seto, Satoshi Komatsu, and Masahiro Fujita, IEICE Transactions on Fundamentals, vol. E92-A, no. 6, pp. 1464-1475, Jun. 2009.
  4. A Structural Approach for Transistor Circuit Synthesis.
    Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, IEICE Transactions on Fundamentals, vol. E89-A, no. 12, pp.3529-3537, Dec. 2006.
  5. A Performance Driven Module Generator for a Dual-Rail PLA with Embedded 2-Input Logic Cells.
    Ulkuhan Ekinciel, Hiroaki Yamaoka, Hiroaki Yoshida, Makoto Ikeda, and Kunihiro Asada, IEICE Transactions on Information and Systems, vol. E88-D, no. 6, pp. 1159-1167, Jun. 2005.
  6. A Logic-Cell-Embedded PLA (LCPLA): An Area-Efficient Dual-Rail Array Logic Architecture.
    Hiroaki Yamaoka, Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, IEICE Transactions on Electronics, vol. E87-C, no.2, pp.238-245, Feb. 2004.

国際会議

  1. An Energy-Efficient Patchable Accelerator For Post-Silicon Engineering Changes.
    Hiroaki Yoshida and Masahiro Fujita, IEEE/ACM/IFIP International Conference on Hardware/Software Codesign and System Synthesis (CODES+ISSS),, Oct. 2011.
    (Best Paper Candidate)
  2. A Highly Energy-Efficient Accelerator Enabling Post-Silicon Engineering Changes and Its Patch Compilation Method.
    Hiroaki Yoshida and Masahiro Fujita, Work-In-Progress Session, ACM/IEEE Design Automation Conference (DAC), June 2011.
  3. A Scalable Heuristic for Incremental High-Level Synthesis and Its Application to Reliable Computing.
    Shohei Ono, Hiroaki Yoshida and Masahiro Fujita, IEEE International Workshop on Reliability Aware System Design and Test (RASDAT), pp. 54-59, Jan. 2011.
  4. Low Power Programmable Controllers for Reliable and Flexible Computing.
    Masahiro Fujita, Hiroaki Yoshida and Jae-Ho Lee, IEEE International Workshop on Reliability Aware System Design and Test (RASDAT), pp. 19-24, Jan. 2011.
  5. Post-silicon debugging with high level design descriptions and programmable controllers.
    Masahiro Fujita, Bijan Alizadeh, Hiroaki Yoshida and Takeshi Matsumoto, International Workshop on Microprocessor Test and Verification (MTV), Dec. 2010.
  6. Increasing Yield Using Partially-Programmable Circuits.
    Shigeru Yamashita, Hiroaki Yoshida and Masahiro Fujita, in Proceedings of Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 237-242, Oct. 2010.
    (Best Paper Award)
  7. Demonstration of Hardware Accelerated Formal Verification.
    Hiroaki Yoshida, Satoshi Morishita and Masahiro Fujita, in Proceedings of IEEE International Conference on Field-Programmable Technology (ICFPT), pp. 380-383, Dec. 2009.
  8. An SoC Platform with On-Chip Web Interface for In-Field Monitoring.
    Tetsuya Iizuka, Daisuke Nakamura, Hiroaki Yoshida, Satoshi Komatsu, Masahiro Sasaki, Makoto Ikeda, and Kunihiro Asada, in Proceedings of IEEE International SoC Design Conference (ISOCC), pp. 208-211, Nov. 2009.
  9. Rule-based Equivalence Checking of System-level Design Descriptions.
    Hiroaki Yoshida and Masahiro Fujita, in Proceedings of International Conference on Communications, Circuits and Systems (ICCCAS), pp. 1139-1143, June 2009.
    (招待講演)
  10. Improving the Accuracy of Rule-based Equivalence Checking of System-level Design Descriptions by Identifying Potential Internal Equivalences.
    Hiroaki Yoshida and Masahiro Fujita, in Proceedings of IEEE International Symposium on Quality Electronic Design (ISQED), pp. 360-370, Mar. 2009.
  11. Equivalence Checking of Loops Before and After Pipelining by Applying Symbolic Simulation and Induction.
    Shanghua Gao, Takeshi Matsumoto, Hiroaki Yoshida, and Masahiro Fujita, in Proceedings of Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 380-385, Mar. 2009.
  12. Hardware-Accelerated Formal Verification.
    Hiroaki Yoshida, Satoshi Morishita, and Masahiro Fujita, International Workshop on Logic and Synthesis (IWLS), pp.247-252, Jun. 2008.
  13. Hardware/Software Co-Design/Execution Approach to Silicon Debug and Diagnosis.
    Masahiro Fujita, Hiroaki Yoshida, and Satoshi Morishita, IEEE International Workshop on Silicon Debug and Diagnosis (SDD), Apr. 2008.
  14. Performance-Constrained Different Cell Count Minimization for Continuously-Sized Circuits.
    Hiroaki Yoshida and Masahiro Fujita, in Proceedings of IEEE Design, Automation and Test in Europe (DATE), pp. 1099-1102, Mar. 2008.
  15. Exact Minimum Logic Factoring via Quantified Boolean Satisfiability.
    Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 1065-1068, Dec. 2006.
  16. Intelligent-Pad: On-Chip Interactive Test Platform For SoC Design Education.
    Makoto Ikeda, Ruotong Zheng, Satoshi Komatsu, Masahiro Sasaki, Hiroaki Yoshida, Tetsuya Iizuka, Mohamed Abbas, Kunihiro Asada, European Workshop on Microelectronics Education (EWME), Jun. 2006.
  17. An Algebraic Approach for Transistor Circuit Synthesis.
    Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 1-4, Dec. 2005.
  18. Accurate Pre-layout Estimation of Standard Cell Characteristics.
    Hiroaki Yoshida, Kaushik De and Vamsi Boppana, in Proceedings of ACM/IEEE Design Automation Conference (DAC), pp. 208-211, Jun. 2004.
  19. Constraint driven dual-rail PLA module generator with embedded 2-input logic cells.
    Ulkuhan Ekinciel, Hiroaki Yamaoka, Hiroaki Yoshida, Makoto Ikeda, and Kunihiro Asada, in Proceedings of IEEE Mediterranean Electrotechnical Conference (MELECON), pp. 189-192, May 2004.
  20. Logic Synthesis for PLA with 2-input Logic Elements.
    Hiroaki Yoshida, Hiroaki Yamaoka, Makoto Ikeda and Kunihiro Asada, in Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), pp. 373-376, May 2002.
  21. A Dual-Rail PLA with 2-Input Logic Cells.
    Hiroaki Yamaoka, Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, in Proceedings of IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 203-206, Sep. 2002.
  22. Simultaneous Circuit Transformation and Routing.
    Hiroaki Yoshida, Motohiro Sera, Masao Kubo and Masahiro Fujita, in Proceedings of the 7th Asia and South Pacific Design Automation Conference (ASPDAC) and 15th International Conference on VLSI Design (VLSI Design), pp. 479-483, Jan. 2002.
  23. Logic Synthesis for AND-XOR-OR Sense-Amplifying PLA.
    Hiroaki Yoshida, Hiroaki Yamaoka, Makoto Ikeda and Kunihiro Asada, in Proceedings of the 7th Asia and South Pacific Design Automation Conference (ASPDAC) and 15th International Conference on VLSI Design (VLSI Design), pp. 166-171, Jan. 2002.
  24. Integration of Logic Synthesis and Layout processes by Generating Multiple Choices of Circuit Transformation.
    Hiroaki Yoshida, Motohiro Sera, Masao Kubo and Masahiro Fujita, IEEE International Workshop on Logic and Synthesis (IWLS), Jun. 2001.
  25. Layout-driven Logic Optimization.
    Robert Carragher, Rajeev Murgai, Supratik Chakraborty, Mukul R. Prasad, Ankur Srivastava, Navin Vemuri, Hiroaki Yoshida, Toshiyuki Shibuya and Yuzi Kanazawa, in Designer's forum proceedings of IEEE Design, Automation and Test in Europe (DATE) , Mar. 2001.
  26. Logic Minimization Using Node Complementation.
    Kenshu Seto, Hiroaki Yoshida, Makoto Ikeda and Kunihiro Asada, IEEE International Workshop on Logic Synthesis (IWLS), Jun. 2000.

国内会議

  1. インクリメンタル高位合成に向けた設計記述間差分の計算手法
    吉田 浩章, 藤田 昌宏, 情報処理学会研究報告, vol. 2011-SLDM-149, no. 21, pp. 1-6, 2011年3月.
  2. 仮想マルチプロセッサモデルに基づく高速SoCプロトタイピング手法.
    吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 110, no. 316, pp. 7-12, 2010年11月.
    (デザインガイア2010 最優秀ポスター賞 受賞)
  3. 発見的解法に基づくスケーラブルなインクリメンタル高位合成手法.
    小野 翔平, 吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 110, no. 316, pp. 13-18, 2010年11月.
    (情報処理学会 システムLSI設計技術研究会 2010年度 優秀発表学生賞 受賞論文)
  4. 高性能SoCプロトタイプのFPGA実装方式の検討.
    谷田 英生, 吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 110, no. 316, pp. 79-84, 2010年11月.
  5. 動的パッチ読み出し機構を備えた製造後機能修正可能アクセラレータ.
    吉田 浩章, 藤田 昌宏, 情報処理学会研究報告, vol. 2010-SLDM-146, no. 6, pp. 31-36, 2010年10月.
  6. 製造後機能修正可能な高電力効率アクセラレータの高位設計手法.
    吉田 浩章, 藤田 昌宏, 情報処理学会 DAシンポジウム2010 論文集, pp. 45-50, 2010年9月.
    (情報処理学会 システムLSI設計技術研究会 平成23年度 優秀論文賞 受賞論文)
  7. 潜在的多様性を考慮したプログラマブルハードウェアの高位合成手法.
    吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 109, no. 462, pp. 67-72, 2010年3月.
  8. 設計固有セルライブラリの自動生成手法.
    吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 109, no. 315, pp. 179-184, 2009年12月.
    (情報処理学会 システムLSI設計技術研究会 平成22年度 優秀論文賞 受賞論文)
  9. Increasing Yield Using Partially-Programmable Circuits.
    山下 茂, 吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 109, no. 315, pp. 125-130, 2009年12月.
  10. チップ内プログラマブル配線向け形式的検証手法.
    田川 貴聡, 吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 108, no. 478, pp. 95-100, 2009年3月.
  11. リンク長及びレイテンシ制約下でのネットワークオンチップのトポロジ自動生成.
    谷田 英生, 吉田 浩章, 松本 剛史, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 108, no. 478, pp. 129-134, 2009年3月.
  12. LSIの動作信頼性の向上に向けた実時間オンチップモニタリング機能の実装とその面積評価.
    中村 大輔, 吉田 浩章, 小松 聡, 佐々木 昌浩, 池田 誠, 浅田 邦博, 電子情報通信学会 総合大会講演論文集, エレクトロニクス(2), p. 107, 2009年3月.
  13. 内部等価点の推定によるルールベース高位検証の高精度化.
    吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 108, no. 298, pp. 109-114, 2008年11月.
  14. 反例を利用した網羅性の高いプロパティ集合生成手法.
    松本 剛史, 李 蓮福, 吉田 浩章, 余宮 尚志, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 108, no. 298, pp. 115-120, 2008年11月.
  15. 準形式的モデル検査のハードウェア実装による高速化の検討.
    森下 賢志, 吉田 浩章, 藤田 昌宏, 電子情報通信学会技術研究報告, vol. 107, no. 559, pp. 115-120, 2008年3月.
    (情報処理学会 平成20年度 CS領域奨励賞 受賞論文)
  16. Specification description and high-level design methodology of SoC considering design reuse.
    Yeonbok Lee, Yuji Ishikawa, Yoshihisa Kojima, Hiroaki Yoshida, Hisashi Yomiya, and Masahiro Fujita, 電子情報通信学会技術研究報告, vol. 107, no. 505, pp. 55-60, 2008年3月.
  17. Read-Once接点回路網合成手法.
    吉田 浩章, 池田 誠, 浅田 邦博, 電子情報通信学会 ソサイエティ大会論文集, A-3-9, p. 53, 2006年9月.
  18. SoCのオンチップテストのためのプログラム環境.
    村田 泰亮, 吉田 浩章, 池田 誠, 浅田 邦博, 電子情報通信学会 総合大会講演論文集, エレクトロニクス(2), p. 76, 2006年3月.
  19. 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法.
    吉田 浩章, 池田 誠, 浅田 邦博, 電子情報通信学会技術研究報告, vol. 105, no. 443, pp. 41-46, 2005年12月.
  20. 代数的アプローチに基づく最小トランジスタ回路合成手法.
    吉田 浩章, 池田 誠, 浅田 邦博, 情報処理学会 DAシンポジウム2005 論文集, pp. 133-138, 2005年8月.
  21. 高速トランジスタ配置を用いたセル内寄生容量見積もり手法.
    吉田 浩章, Kaushik De, Vamsi Boppana, 池田 誠, 浅田 邦博, 電子情報通信学会技術研究報告, vol. 104, no. 478, pp. 7-12, 2004年12月.
  22. 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法.
    飯塚 哲也, 吉田 浩章, 池田 誠, 浅田 邦博, 電子情報通信学会技術研究報告, vol. 104, no. 478, pp. 1-6, 2004年12月.
  23. 2入力論理セルを有するPLAのための論理合成手法.
    吉田 浩章, 山岡 寛明, 池田 誠, 浅田 邦博, 電子情報通信学会技術研究報告, vol. 101, no. 473, pp. 67-72, 2001年11月.
  24. 排他的論理和を実現可能な二線式PLAのための論理合成手法.
    吉田 浩章, 山岡 寛明, 池田 誠, 浅田 邦博, 情報処理学会 DAシンポジウム2001 論文集, pp. 31-36, 2001年7月.

特許

  1. Method, system and apparatus of IC design optimization via creation of design-specific cell from post-layout patterns.
    Purnabha Majumder, Balakrishna Kumthekar, Nimish R. Shah, John Mowchenko, Pramit A. Chavda, Yoshihisa Kojima, Hiroaki Yoshida, and Vamsi Boppana, U.S. Patent No. 7,941,776, May 2011.
  2. Accelerator and data processing method.
    Hiroaki Yoshida and Masahiro Fujita, U.S. Patent Application 61/446208.
  3. アクセラレータ及びデータ処理方法.
    吉田 浩章, 藤田 昌宏, 特願2010-193136, 2010年8月31日.
  4. Circuit verification device, circuit verification system and LSI with circuit verification function.
    Hiroaki Yoshida, Masahiro Fujita, and Satoshi Morishita, U.S. Patent Application 61/152349.
  5. 回路検証装置、回路検証システム及び回路検証機能付LSI.
    吉田 浩章, 藤田 昌宏, 森下 賢志, 特開2009-294738, 2009年12月17日.
  6. System and method for automated accurate pre-layout estimation of standard cell characteristics.
    Hiroaki Yoshida and Vamsi Boppana, U.S. Patent Application 20050229142.

受賞

  1. An Energy-Efficient Patchable Accelerator For Post-Silicon Engineering Changes.
    Hiroaki Yoshida and Masahiro Fujita, IEEE/ACM/IFIP International Conference on Hardware/Software Codesign and System Synthesis (CODES+ISSS),, Best Paper Candidate, Oct. 2011.
  2. 製造後機能修正可能な高電力効率アクセラレータの高位設計手法.
  3. 発見的解法に基づくスケーラブルなインクリメンタル高位合成手法.
    小野 翔平, 吉田 浩章, 藤田 昌宏, 情報処理学会 システムLSI設計技術研究会 平成23年度 優秀発表学生賞, 2011年8月.
  4. 仮想マルチプロセッサモデルに基づく高速SoCプロトタイピング手法.
    吉田 浩章, 藤田 昌宏, デザインガイア2010 最優秀ポスター賞, 2010年11月.
  5. Increasing Yield Using Partially-Programmable Circuits.
    Shigeru Yamashita, Hiroaki Yoshida and Masahiro Fujita, Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), Best Paper Award, 2010年10月.
  6. 設計固有セルライブラリの自動生成手法.
  7. 準形式的モデル検査のハードウェア実装による高速化の検討.
    森下 賢志, 吉田 浩章, 藤田 昌宏, 情報処理学会 平成20年度 CS領域奨励賞, 2009年3月.
  8. 準形式的モデル検査のハードウェア実装による高速化の検討.
    森下 賢志, 吉田 浩章, 藤田 昌宏, 情報処理学会 システムLSI設計技術研究会 平成20年度 優秀論文賞, 2008年8月.
  9. 2入力論理セルを有する2線式PLAジェネレータ.
    山岡 寛明, 吉田 浩章, Ulkuhan Ekinciel, 浅田 邦博, 日経BP LSI IPデザイン・アワード 第5回 完成表彰部門 IP賞, 2003年6月.
  10. 2入力論理セルを有する2線式PLAジェネレータ.
    山岡 寛明, 吉田 浩章, Ulkuhan Ekinciel, 浅田 邦博, 日経BP LSI IPデザイン・アワード 第4回 開発助成部門 チャレンジ賞, 2002年5月.

その他

  1. Integration of Logic Synthesis and Layout processes by Generating Multiple Choices of Circuit Transformation.
    Hiroaki Yoshida, Motohiro Sera, Masao Kubo, Satoshi Komatsu and Masahiro Fujita, ACM/SIGDA University Booth at ACM/IEEE Design Automation Conference (DAC), Jun. 2001.